VerilogによるLSI論理設計エンジニア｜正社員｜案件番号：115226
株式会社フェローシップ - 事業会社やプライム企業（一次請け）で開発経験を積みたい方へ。今の現場で積んだ経験を、次の一歩につなげます。
事業内容
IT・Web・DX領域で、企業のプロジェクト推進・開発体制づくりを支援しています。 プロジェクト参画と就業後フォローを担う組織で、営業担当とキャリア支援担当が連携します
仕事内容
株式会社フェローシップの正社員として採用後、半導体デバイスの論理設計および検証に携わっていただきます。 【主な仕事内容】 仕様検討からRTL設計、機能検証、実機評価まで、LSI開発の各工程を担当します。 ・LSIの仕様検討および詳細設計 ・Verilog HDLを使用したRTL設計 ・Synopsys VCSやCadence Xceliumを使用した機能検証 ・シミュレーションによる設計品質の確認 ・SystemVerilogアサーションを利用した検証 ・PythonやPerlを利用した検証環境の自動化 ・実装後のタイミングレポートの確認および解析 ・実機評価 ・設計仕様書などの技術資料作成 【開発環境・技術】 ・Verilog HDL ・SystemVerilog ・Synopsys VCS ・Cadence Xcelium ・Python ・Perl ・Linux 入社後は、ご経験・スキル・ご希望を踏まえて担当範囲を決定します。設計内容や検証結果を整理し、関係者と共有しながら開発を進めます。
募集背景
半導体デバイスの論理設計および検証体制の強化に伴う経験者採用です。RTL設計とEDAツールによる検証経験を生かせる方を募集します。
配属部署
経験者採用チーム、営業担当、キャリア支援担当が連携し、プロジェクトへの参画から就業後のキャリア形成まで支援します。
概要
半導体デバイスの仕様検討、Verilog HDLによるRTL設計、EDAツールを使用した機能検証、実機評価を担当します。論理設計から検証まで一連の工程で専門性を発揮できるポジションです。
この仕事で得られるもの
LSIの仕様検討、RTL設計、シミュレーション、タイミング解析、実機評価まで幅広い工程を経験できます。検証環境の自動化や高度な検証手法にも専門性を広げられます。
勤務地
【勤務地詳細】 東京都立川市緑町7番地1 【アクセス】 高松駅 (多摩モノレール) 徒歩1～2分 立川北駅 (多摩モノレール) 乗車約3分 立川駅 (JR中央線・青梅線・南武線) 徒歩約15～18分
勤務時間
08:45〜17:15
待遇・福利厚生
・社会保険完備 ・確定拠出年金（401K） ・資格取得支援制度、eラーニング、各種研修制度 ・営業担当、キャリア支援担当による就業後フォロー ・定期健康診断、インフルエンザ予防接種補助 ・服装自由（プロジェクト先規定による） ・副業可（規定あり） ・産前産後、育児休業制度 ・受動喫煙対策：屋内禁煙（プロジェクト先による）
休日・休暇
・勤務曜日：月、火、水、木、金 ・休暇：土、日、祝
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